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| `timescale 1ns / 1ps
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// Revision 0.01 - File Created
// Additional Comments:
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module SLT(y,x0,x1);
input [7:0] x0,x1;
output reg[7:0] y;
always @(x0 or x1)
begin
if(x1<x0)
y= 8'b1;
else
y=8'b0;
end
endmodule
`timescale 1ns / 1ps
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// Module Name: Register
// Project Name:
// Target Device:
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// Description:
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// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module Register(out,in,load,clock,reset);
output reg[7:0] out;
input [7:0] in;
input load,clock,reset;
always @(posedge clock or posedge reset)
if(reset)
out=8'b0000_0001;
else
if(load)
out=in;
endmodule
`timescale 1ns / 1ps
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// Module Name: PC
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// Revision 0.01 - File Created
// Additional Comments:
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module ProgCounter(out,clock,reset);
output reg [7:0] out;
input clock,reset;
always @(posedge reset or posedge clock)
if(reset)
out<=8'b0000_0000;
else
out<=out+1;
endmodule
`timescale 1ns / 1ps
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// Module Name: PC
// Project Name:
// Target Device:
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// Description:
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// Dependencies:
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// Revision 0.01 - File Created
// Additional Comments:
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module ProgCounter(out,clock,reset);
output reg [7:0] out;
input clock,reset;
always @(posedge reset or posedge clock)
if(reset)
out<=8'b0000_0000;
else
out<=out+1;
endmodule
`timescale 1ns / 1ps
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// Module Name: PC
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// Revision 0.01 - File Created
// Additional Comments:
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module ProgCounter(out,clock,reset);
output reg [7:0] out;
input clock,reset;
always @(posedge reset or posedge clock)
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out<=8'b0000_0000;
else
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endmodule
`timescale 1ns / 1ps
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// Engineer:
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// Module Name: PC
// Project Name:
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// Revision 0.01 - File Created
// Additional Comments:
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module ProgCounter(out,clock,reset);
output reg [7:0] out;
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