How to map I2C MasterCore from OpenCores into FPGA correctly?

Code Verilog - [expand]
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
module iic_config(
                      inout logic                SDA,  
                      inout logic                SCL,  
                      // Other input, output port);
 
   wire                  scl_pad_i;  
   wire                  scl_pad_o;  
   wire                  scl_padoen_o;  
   wire                  sda_pad_i;  
   wire                  sda_pad_o;  
   wire                  sda_padoen_o;
 
/* setup tri-state buffers for SDA and SCL */  
   assign SCL       = scl_padoen_o ? 1'bz : scl_pad_o;  
   assign SDA       = sda_padoen_o ? 1'bz : sda_pad_o;  
   assign scl_pad_i = SCL;  
   assign sda_pad_i = SDA; 
 
i2c_master_top i2c_core(
                                 .scl_pad_i    (scl_pad_i),  
                                 .scl_pad_o    (scl_pad_o),  
                                 .scl_padoen_o (scl_padoen_o),  
                                 .sda_pad_i    (sda_pad_i),  
                                 .sda_pad_o    (sda_pad_o),  
                                 .sda_padoen_o (sda_padoen_o),  
                                 .*);  
 
endmodule