----------------------------------------------------------------------------------------------------
-------------this is the top module---------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity top is
Port (
rst : in STD_LOGIC;
clk : in STD_LOGIC;
--------------camera signals----------------------------
pclk : in STD_LOGIC;
href : in STD_LOGIC;
vsync : in STD_LOGIC;
scl : inout STD_LOGIC;
sda : inout STD_LOGIC;
yin : in STD_LOGIC_VECTOR (7 downto 0);
yout : out STD_LOGIC_VECTOR (7 downto 0); --- pixel output at leds
-------------2*16 lcd signals----------------------------
rs : out std_logic;
rw : out std_logic;
d : out std_logic_vector (7 downto 0); --- matched pixels output at lcd
e : out std_logic;
-----------------Stepper signals-------------------------
step: out std_logic_vector(3 downto 0);
-----------------TFT signals-----------------------------
TP_PENIRQ : in STD_LOGIC;
TFT_CLK : out STD_LOGIC;
TFT_DISP : out STD_LOGIC;
TFT_DE : out STD_LOGIC;
TFT_EN : out STD_LOGIC;
LED_EN : out STD_LOGIC; ------- 100 Hz to 50 KHz
TFT_R : out STD_LOGIC_VECTOR (7 downto 0);
TFT_G : out STD_LOGIC_VECTOR (7 downto 0);
TFT_B : out STD_LOGIC_VECTOR (7 downto 0)
);
end top;
architecture Behavioral of top is
component cam is
Port ( rst : in STD_LOGIC;
clk : in STD_LOGIC;
cam_scl : inout STD_LOGIC;
cam_sda : inout STD_LOGIC;
cam_pclk : in STD_LOGIC;
cam_href : in STD_LOGIC;
cam_vsync : in STD_LOGIC;
cam_y : in STD_LOGIC_VECTOR (7 downto 0);
cam_o,cam_led : out STD_LOGIC_VECTOR (7 downto 0));
end component;
component compare is
Port ( rst,clk : in STD_LOGIC;
pclk,href,vsync : in STD_LOGIC;
c_yi : in STD_LOGIC_VECTOR (7 downto 0);
lcd_en,step_en: out STD_LOGIC;
match : out STD_LOGIC_VECTOR (13 downto 0);
c_yo,s_yo : out STD_LOGIC_VECTOR (7 downto 0));
end component;
component lcd is
port( lcden,clk : in std_logic;
din : in std_logic_vector (13 downto 0);
rs : out std_logic;
rw: out std_logic;
d : out std_logic_vector (7 downto 0);
e : out std_logic);
end component;
component tft is
Port ( RST,CLK : in std_logic;
TP_PENIRQ : in STD_LOGIC;
TFT_CLK : out STD_LOGIC;
TFT_DISP : out STD_LOGIC;
TFT_DE : out STD_LOGIC;
TFT_EN : out STD_LOGIC;
LED_EN : out STD_LOGIC; ------- 100 Hz to 50 KHz
TFT_CY,TFT_SY : in STD_LOGIC_VECTOR (7 downto 0); -------- captured(cy) and stored(sy) value
TFT_R : out STD_LOGIC_VECTOR (7 downto 0);
TFT_G : out STD_LOGIC_VECTOR (7 downto 0);
TFT_B : out STD_LOGIC_VECTOR (7 downto 0));
end component;
component stepper is
port (sen: in std_logic;
clk: in std_logic;
step: out std_logic_vector(3 downto 0));
end component;
----------------------------------------------------------------------------
signal rst_lcd,rst_step,pclk_d,href_d,vsync_d,p_clk,h_ref,v_sync: std_logic:='0';
signal y,syo,cyo : std_logic_vector (7 downto 0):="00000000";
signal matchedpixels : std_logic_vector (13 downto 0):="00000000000000";
begin
-----------edge detector--------------------------
--------------rising edge detect--
p:process(clk)
begin
if (clk'event and clk='1') then
pclk_d <= pclk;
end if;
end process p;
p_clk <= (not pclk_d) and pclk;
--------------rising edge detect--
h:process(clk)
begin
if (clk'event and clk='1') then
href_d <= href;
end if;
end process h;
h_ref <= (not href_d) and href;
--------------falling edge detect--
v:process(clk)
begin
if (clk'event and clk='1') then
vsync_d <= vsync;
end if;
end process v;
v_sync <= (not vsync) and vsync_d;
---------------------------------------------------
x1: cam port map (rst,clk,scl,sda,p_clk,h_ref,v_sync,yin,y,yout);
x2: compare port map (rst,clk,p_clk,h_ref,v_sync,y,rst_lcd,rst_step,matchedpixels,cyo,syo);
x3: lcd port map (rst_lcd,clk,matchedpixels,rs,rw,d,e);
x4: tft port map (rst,clk,tp_penirq,tft_clk,tft_disp,tft_de,tft_en,led_en,cyo,syo,tft_r,tft_g,tft_b);
x5: stepper port map (rst_step,clk,step);
end Behavioral;
----------------------------------------------------------------------------
----------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
------------------------------------------------------
entity cam is
Port ( rst : in STD_LOGIC;
clk : in STD_LOGIC;
cam_scl : inout STD_LOGIC;
cam_sda : inout STD_LOGIC;
cam_pclk : in STD_LOGIC;
cam_href : in STD_LOGIC;
cam_vsync : in STD_LOGIC;
cam_y : in STD_LOGIC_VECTOR (7 downto 0);
cam_o,cam_led : out STD_LOGIC_VECTOR (7 downto 0));
end cam;
-------------------------------------------------------
architecture cam2 of cam is
type state_type is(idle,start,frame0,ack0,frame1,ack1,frame2,ack2,frame3,ack3,frame4,ack4,frame5,ack5,stop);
signal state: state_type;
signal clki,clks: std_logic:='0';
signal i,j,k,l,m,n: integer:=23;
signal count1,frame,lcnt,pcnt: integer:=0;
signal sda_frame: std_logic_vector(23 downto 0):=(others=>'0');
signal ack: std_logic;
signal cled: std_logic:='0';
begin
--------------------------------------------------------
divider_i2c:process(clk,rst) ---- clock to reach center of clki
begin
if (rst='1') then
count1 <= 0;
elsif(clk'event and clk='1') then --100 Khz
if (count1 = 499) then
count1<= 0;
clki <= not clki;
else
count1<= count1 + 1;
end if;
end if;
end process divider_i2c;
clks<= clki after 2.5 us;
cam_scl <= '1' when state=idle else
'1' when state = start else
'1' when state = stop else
clki;
----------------------------------------------------------
i2c:process(rst,clks,state)
begin
if (rst = '1') then
sda_frame <=(others=>'1');
cam_sda <= '1';
ack <= '0';
state <= idle;
elsif (clks'event and clks='0') then
if (state= idle) then
state <= start;
elsif (state = start) then
cam_sda <= '0' after 4.5 us; -- start cond = scl =1 and sda = 1 to 0
if (cam_sda='0') then
state<= frame0;
end if;
------------------------------
elsif (state = frame0) then
sda_frame <= X"C01280"; -- soft reset
if (i=0) then
state <= ack0;
else
cam_sda <=sda_frame(i);
i<= i-1;
end if;
elsif (state=ack0) then
ack<= cam_sda;
if (ack='0') then
state<= frame1;
end if;
------------------------------
elsif (state = frame1) then
sda_frame <= X"C01420"; -- QCIF frame size (176x144)
if (j=0) then
state <= ack1;
else
cam_sda <=sda_frame(j);
j <= j-1;
end if;
elsif (state=ack1) then
ack<= cam_sda;
if (ack='0') then
state<= frame2;
end if;
------------------------------
elsif (state = frame2) then
sda_frame <= X"C01224"; -- (default setting) AGC enable, YCrCb mode, no AWB
if (k=0) then
state <= ack2;
else
cam_sda <=sda_frame(k);
k <= k-1;
end if;
elsif (state=ack2) then
ack<= cam_sda;
if (ack='0') then
state<= frame3;
end if;
------------------------------
elsif (state = frame3) then
sda_frame <= X"C01301"; -- (default setting) 16 bit format
if (l=0) then
state <= ack3;
else
cam_sda <=sda_frame(l);
l <= l-1;
end if;
elsif (state=ack3) then
ack<= cam_sda;
if (ack='0') then
state<= frame4;
end if;
---------------------------------------
elsif (state = frame4) then
sda_frame <= X"C0111C"; -- reduce fps
if (m=0) then
state <= ack4;
else
cam_sda <=sda_frame(m);
m <= m-1;
end if;
elsif (state=ack4) then
ack<= cam_sda;
if (ack='0') then
state<= frame5;
end if;
---------------------------------------
elsif (state = frame5) then
sda_frame <= X"C02900"; -- set to camera master mode
if (n=0) then
state <= ack5;
else
cam_sda <=sda_frame(n);
n <= n-1;
end if;
elsif (state=ack5) then
ack<= cam_sda;
if (ack='0') then
state<= stop;
end if;
---------------------------------------
elsif (state= stop) then
cam_sda <= '1' after 2.5 us;
end if;
end if;
end process i2c;
----------------------------------------------------1 hz clock divider to check pixel clock from camera on led
clk1hz:process (rst,cam_pclk)
variable cnt: integer:=0;
begin
if (rst='1') then
cnt := 0;
cam_led(0) <= '0';
elsif (cam_pclk'event and cam_pclk='1') then
if (cnt = 8864999) then -- 17.73 Mhz --- 1 hz clk
cnt := 0;
cled<= not cled;
cam_led(0) <= cled;
else cnt := cnt + 1;
end if;
end if;
end process clk1hz;
-------------frame count---------------------------------------
framecount: process(rst,cam_vsync)
begin
if (rst='1') then
frame<=0;
elsif (cam_vsync'event and cam_vsync='1') then
if (frame = 7) then
frame <= 0;
else
frame <= frame + 1;
end if;
end if;
end process framecount;
----------------line count---------------------------------------
linecount: process(rst,cam_href)
begin
if (rst='1') then
lcnt<=0;
elsif (cam_href'event and cam_href='1') then
if (lcnt = 144) then
lcnt <= 0;
else
lcnt <= lcnt + 1;
end if;
end if;
end process linecount;
---------------------------------------------------------------
capture:process (rst,cam_pclk,cam_vsync,cam_href,cam_y)
begin
if (rst='1') then
cam_o <= (others => '0');
cam_led(7 downto 1) <= (others => '0');
pcnt<=0;
elsif (cam_pclk'event and cam_pclk='1') then
if (frame=1 and cam_href='1') then
if (pcnt= 176) then
pcnt<= 0;
else
pcnt <= pcnt + 1;
end if;
end if;
if (lcnt>8 and lcnt <= 136 and pcnt >24 and pcnt<=152) then
cam_o <= cam_y;
cam_led(7 downto 1) <= cam_y(7 downto 1);
end if;
end if;
end process capture;
----------------------------
end cam2;
--------------------------------------------------------------------------------------------------
--------------------------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
-------------------------------------
entity compare is
Port ( rst,clk : in STD_LOGIC;
pclk,href,vsync : in STD_LOGIC;
c_yi : in STD_LOGIC_VECTOR (7 downto 0);
lcd_en,step_en: out STD_LOGIC;
match: out STD_LOGIC_VECTOR (13 downto 0);
c_yo,s_yo : out STD_LOGIC_VECTOR (7 downto 0));
end compare;
-------------------------------------
architecture compare2 of compare is
type rom_type is array (16383 downto 0) of std_logic_vector (7 downto 0); -- prestored image pixel data
signal rom :rom_type:=(
--1
X"96", X"97", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"97", X"93", X"96", X"96", X"95", X"95", X"95", X"95", X"95", X"96", X"96",
X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"95", X"95", X"95", X"95", X"95", X"95", X"95", X"95", X"95", X"96", X"96", X"95", X"95", X"95", X"95", X"93", X"93", X"94", X"94", X"94", X"94", X"94", X"94", X"94",
X"92", X"93", X"93", X"94", X"94", X"93", X"93", X"93", X"93", X"93", X"93", X"94", X"94", X"93", X"93", X"92", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93",
X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"94", X"93", X"92", X"92", X"91", X"91", X"91", X"90", X"91", X"91", X"91", X"91", X"91", X"91", X"91", X"91", X"90", X"90", X"91",
--2
X"97", X"97", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"97", X"95", X"96", X"94", X"95", X"95", X"95", X"95", X"96", X"96", X"96",
X"96", X"96", X"97", X"96", X"96", X"96", X"96", X"96", X"94", X"95", X"95", X"95", X"95", X"95", X"95", X"95", X"94", X"95", X"96", X"95", X"95", X"95", X"95", X"93", X"92", X"93", X"93", X"93", X"93", X"93", X"93", X"93",
X"92", X"93", X"92", X"92", X"92", X"91", X"92", X"92", X"92", X"92", X"96", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"94", X"93", X"94", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"92",
X"93", X"93", X"93", X"93", X"93", X"93", X"92", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"92", X"92", X"92", X"92", X"92", X"91", X"91", X"91", X"91", X"91", X"91", X"91", X"90", X"90", X"8F", X"8F", X"90",
--3
X"96", X"97", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"98", X"96", X"96", X"96", X"96", X"95", X"94", X"95", X"96", X"96", X"96",
X"96", X"96", X"97", X"96", X"96", X"96", X"96", X"96", X"95", X"95", X"95", X"95", X"95", X"95", X"95", X"95", X"95", X"95", X"96", X"95", X"95", X"95", X"94", X"94", X"94", X"93", X"92", X"92", X"93", X"94", X"93", X"94",
X"92", X"92", X"92", X"92", X"92", X"92", X"92", X"92", X"92", X"93", X"98", X"93", X"92", X"93", X"93", X"93", X"92", X"92", X"92", X"92", X"93", X"94", X"94", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93",
X"93", X"93", X"93", X"93", X"93", X"93", X"94", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"92", X"92", X"92", X"92", X"92", X"91", X"91", X"90", X"90", X"90", X"90", X"90", X"90", X"90", X"90", X"8F", X"8F",
--4
X"96", X"97", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"98", X"96", X"96", X"95", X"96", X"96", X"95", X"96", X"96", X"96", X"96",
X"96", X"96", X"97", X"96", X"96", X"96", X"96", X"96", X"95", X"96", X"96", X"96", X"95", X"95", X"95", X"96", X"95", X"95", X"96", X"95", X"95", X"95", X"94", X"94", X"93", X"93", X"91", X"90", X"90", X"90", X"8A", X"8C",
X"90", X"90", X"91", X"91", X"93", X"93", X"92", X"92", X"92", X"93", X"94", X"93", X"93", X"93", X"93", X"93", X"93", X"91", X"92", X"92", X"93", X"94", X"94", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93",
X"93", X"93", X"93", X"93", X"93", X"94", X"93", X"92", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"92", X"92", X"91", X"8F", X"90", X"90", X"90", X"90", X"90", X"91", X"91", X"90", X"90", X"8F",
--5
X"95", X"97", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"98", X"96", X"96", X"96", X"97", X"96", X"94", X"96", X"96", X"96", X"96",
X"96", X"96", X"97", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"97", X"97", X"97", X"96", X"96", X"96", X"96", X"95", X"95", X"95", X"95", X"8C", X"8B", X"88", X"87", X"87", X"88", X"8C", X"8A", X"8E",
X"8E", X"8E", X"8F", X"8F", X"90", X"92", X"92", X"92", X"92", X"94", X"91", X"93", X"93", X"93", X"93", X"93", X"92", X"91", X"91", X"92", X"93", X"94", X"95", X"94", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93",
X"93", X"93", X"93", X"93", X"93", X"8F", X"92", X"92", X"92", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"92", X"92", X"90", X"92", X"91", X"91", X"91", X"91", X"91", X"91", X"91", X"91", X"90", X"8F",
--6
X"95", X"95", X"95", X"96", X"97", X"96", X"96", X"96", X"96", X"96", X"96", X"95", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"95", X"95", X"95", X"97", X"97", X"95",
X"95", X"96", X"97", X"93", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"96", X"95", X"95", X"97", X"96", X"96", X"90", X"92", X"86", X"80", X"84", X"86", X"81", X"87", X"87", X"8A", X"8C", X"8E",
X"8E", X"8C", X"8E", X"8D", X"88", X"89", X"8D", X"90", X"91", X"90", X"90", X"92", X"92", X"8C", X"91", X"92", X"92", X"92", X"92", X"92", X"93", X"94", X"95", X"94", X"94", X"93", X"91", X"93", X"93", X"93", X"93", X"93",
X"92", X"93", X"92", X"92", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"93", X"92", X"92", X"92", X"92", X"91", X"91", X"91", X"91", X"91", X"92", X"92", X"91", X"91", X"91", X"90", X"90", X"8F",
--7
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X"9D", X"9D", X"9D", X"9D", X"9D", X"9C", X"9D", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9D", X"9F", X"9E", X"9D", X"9D", X"9D", X"9C", X"9C", X"9C", X"9C", X"9D", X"9C", X"9D", X"9D",
X"9E", X"9B", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9C", X"9B", X"9B", X"9C", X"9C", X"9C", X"9D", X"9C", X"9C", X"9C", X"9C", X"9C", X"9B", X"9C", X"9B",
--128
X"9C", X"9C", X"9A", X"9F", X"9A", X"9C", X"9B", X"9B", X"9C", X"9C", X"9C", X"9C", X"9B", X"9C", X"9C", X"9C", X"9C", X"9D", X"9F", X"9F", X"9C", X"9C", X"9D", X"9C", X"9D", X"9D", X"9E", X"9E", X"9E", X"9E", X"9E", X"9E",
X"9E", X"9E", X"9E", X"9E", X"9E", X"9D", X"9D", X"9D", X"9D", X"9D", X"9E", X"9E", X"9E", X"9E", X"9E", X"9E", X"9E", X"9D", X"9D", X"9D", X"9D", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9D", X"9D", X"9D", X"9D",
X"9D", X"9D", X"9D", X"9D", X"9D", X"9C", X"9B", X"9D", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9D", X"9D", X"9C", X"9C", X"9B", X"9B", X"9C", X"9C", X"9C", X"9C", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D",
X"9D", X"9D", X"9D", X"9D", X"9C", X"9C", X"9C", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9D", X"9E", X"9C", X"9C", X"9C", X"9C", X"9C", X"9C", X"9B", X"9B", X"9B", X"9C", X"9C", X"9B", X"9B", X"9A"
);
type ram_type is array (16383 downto 0) of std_logic_vector(7 downto 0);
signal RAM : ram_type;
signal c_rw,clk9 : std_logic:='0';
signal A,P,S,addr : std_logic_vector(13 downto 0); -- 2^8 = 256
signal pixelin,stored_pixel : std_logic_vector(7 downto 0);
signal count,hcnt,vcnt,frame,lcnt,pcnt : integer:=0;
begin
-------------frame count---------------------------------------
framecount: process(rst,vsync)
begin
if (rst='1') then
frame<=0;
elsif (vsync'event and vsync='1') then
if (frame = 7) then
frame <= 0;
else
frame <= frame + 1;
end if;
end if;
end process framecount;
---------------------------------------------------------------
linecount: process(rst,href)
begin
if (rst='1') then
lcnt<=0;
elsif (href'event and href='1') then
if (lcnt = 144) then
lcnt <= 0;
else
lcnt <= lcnt + 1;
end if;
end if;
end process linecount;
-----------------------------------------------------------------------------------------------
store:process (rst,pclk,c_rw,c_yi,vsync,href) -- process for storing pixels in RAM
begin
if (rst = '1') then
A <= (others => '0');
c_rw <= '0';
pcnt<=0;
elsif (pclk'event and pclk = '1') then
if (frame=1 and href='1') then
if (pcnt= 176) then
pcnt<= 0;
else
pcnt <= pcnt + 1;
end if;
end if;
if (lcnt>8 and lcnt <= 136 and pcnt >24 and pcnt<=152) then
if (c_rw = '0') then
if (A = "11111111111111") then
c_rw <= '1';
A <= (others => '0');
else
RAM(conv_integer(A)) <= c_yi;
A <= A + "00000000000001";
end if;
end if;
end if;
end if;
end process store;
------------------------------------------------------------------------------------------------
comp:process (rst,pclk,c_yi,c_rw) -- process for comparing pixels
begin
if (rst = '1') then
P <= (others => '0');
S <= (others => '0');
match <= (others => '0');
lcd_en <= '1';
elsif (pclk'event and pclk = '1') then
if (c_rw='1') then
if (S = "11111111111111") then
match <= P;
lcd_en <= '0';
step_en <= '0';
else
stored_pixel <= ROM (conv_integer(S));
pixelin <= RAM (conv_integer(S));
S <= S + "00000000000001";
if (pixelin(7 downto 3) = stored_pixel(7 downto 3)) then -----precision of 8 as only 5-bits compared lower 3-bits are left
P <= P + "00000000000001"; -- matched pixels
end if;
end if;
end if;
end if;
end process comp;
------------------------------------------------------------------------------------------
clk_9MHz:process(clk,rst) ------ 9 MHz clk from 100 Mhz clock i.e. 110ns from 10 ns
begin
if (rst='1') then
count <= 0;
clk9 <= '0';
elsif(clk'event and clk='1') then
if (count = 4) then
count <= 0;
clk9 <= not clk9;
else
count <= count + 1;
end if;
end if;
end process clk_9MHz;
--------------------------------------------------------------------------------------------
lcd:process (rst,clk9,hcnt,vcnt) -- process for storing pixels in RAM
begin
if (rst='1') then
vcnt<=0;
addr<= (others=>'0');
elsif (clk9'event and clk9='1') then
if (hcnt = 525) then
hcnt <= 0;
if (vcnt= 288) then
vcnt<= 0;
else
vcnt <= vcnt + 1;
end if;
else
hcnt <= hcnt + 1;
end if;
if (hcnt>180 and hcnt<=308 and vcnt>80 and vcnt<=208) then ---- 128*128 window
s_yo <= rom(conv_integer(addr));
c_yo <= ram(conv_integer(addr));
addr <= addr + "00000000000001";
if (addr ="11111111111111") then
addr <= (others=>'0');
end if;
end if;
end if;
end process lcd;
end compare2;
----------------------------------------------------------------------------
----------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
-----------------------------------------------------------------------------
entity tft is
Port ( RST,CLK : in std_logic;
TP_PENIRQ : in STD_LOGIC;
TFT_CLK : out STD_LOGIC;
TFT_DISP : out STD_LOGIC;
TFT_DE : out STD_LOGIC;
TFT_EN : out STD_LOGIC;
LED_EN : out STD_LOGIC; ------- 100 Hz to 50 KHz
------------------------------------------------------
TFT_CY,TFT_SY : in STD_LOGIC_VECTOR (7 downto 0);
-------------------------------------------------------
TFT_R : out STD_LOGIC_VECTOR (7 downto 0);
TFT_G : out STD_LOGIC_VECTOR (7 downto 0);
TFT_B : out STD_LOGIC_VECTOR (7 downto 0));
end tft;
-----------------------------------------------------------------------------
architecture tft2 of tft is
type state_type is (idle,pwr_up_t1,pwr_up_t2,pwr_up_t3,pwr_dw_t1,pwr_dw_t2,pwr_dw_t3,pwr_dw_t4,transmit,stop);
signal state: state_type;
signal clk9,clk_50,clk_de: std_logic;
signal hcnt,vcnt,led_cnt,count: integer;
begin
------------------------------------------------------------------------
clk_9MHz:process(clk,rst) ------ 9 MHz clk from 100 Mhz clock i.e. 110ns from 10 ns
begin
if (rst='1') then
count <= 0;
clk9 <= '0';
elsif(clk'event and clk='1') then
if (count = 4) then
count <= 0;
clk9 <= not clk9;
else
count <= count + 1;
end if;
end if;
end process clk_9MHz;
-----------------------------------------------------------------------------
clk_50KHz:process(clk,rst) ------ 50 KHz clk from 100 Mhz clock i.e. 20 us from 10 ns
begin
if (rst='1') then
led_cnt <= 0;
clk_50 <= '0';
elsif(clk'event and clk='1') then
if (led_cnt = 999) then
led_cnt <= 0;
clk_50 <= not clk_50;
else
led_cnt <= led_cnt + 1;
end if;
end if;
end process clk_50KHz;
------------------------------------------------------------------------------
clk_tv:process(clk9,rst,hcnt,vcnt) ------ DE SIGNAL
begin
if (rst='1') then
hcnt <= 0;
vcnt <= 0;
clk_de <= '0';
elsif (clk9'event and clk9='1') then
if (hcnt = 525) then
hcnt <= 0;
if (vcnt= 288) then
vcnt<= 0;
else
vcnt <= vcnt + 1;
end if;
else
hcnt <= hcnt + 1;
end if;
if (vcnt >16 and vcnt<=288) then
if (hcnt>45 and hcnt <= 525) then
clk_de <= '1';
else
clk_de <= '0';
end if;
end if;
if (TP_PENIRQ ='1') then
if (hcnt>180 and hcnt<=308 and vcnt>80 and vcnt<=208) then ---- 128*128 window
tft_r <= tft_cy;
tft_g <= tft_cy;
tft_b <= tft_cy;
else
tft_r <= "00000000";
tft_g <= "00000000";
tft_b <= "00000000";
end if;
else
if (hcnt>180 and hcnt<=308 and vcnt>80 and vcnt<=208) then ---- 128*128 window
tft_r <= tft_sy;
tft_g <= tft_sy;
tft_b <= tft_sy;
else
tft_r <= "00000000";
tft_g <= "00000000";
tft_b <= "00000000";
end if;
end if;
end if;
end process clk_tv;
-----------------------------------------------------------------------------
pwrup:process(rst,clk9,state)
begin
if (rst='1') then
tft_en <= '0';
tft_disp <= '1';
state <= idle;
elsif (clk9'event and clk9 = '1') then
if (state = idle) then
tft_en <= '0';
tft_disp <= '0';
state <= pwr_up_t1;
elsif (state = pwr_up_t1) then
tft_en <= '1';
tft_disp <= '0';
state <= pwr_up_t2 after 100 ms; ----- t1= 0.05ms to 100ms
elsif (state = pwr_up_t2) then
tft_en <= '1';
tft_disp <= '0';
state <= pwr_up_t3 after 200 ms; ----- t2= 0ms to 200ms
elsif (state = pwr_up_t3) then
tft_en <= '1';
tft_disp <= '1';
state <= transmit after 160 ms; ----- t3= 160ms
elsif (state = transmit) then
tft_en <= '1';
tft_disp <= '1';
end if;
end if;
end process pwrup;
-----------------------------------------------------------------------------
de:process (rst,clk_de,clk9,state)
begin
if (rst='1') then
tft_de <= '0';
tft_clk <= '0';
elsif (state = pwr_up_t2) then
tft_de <= clk_de;
tft_clk <= clk9;
elsif (state = pwr_up_t3) then
tft_de <= clk_de;
tft_clk <= clk9;
elsif (state = transmit) then
tft_de <= clk_de;
tft_clk <= clk9;
elsif (state = pwr_dw_t3) then
tft_de <= clk_de;
tft_clk <= clk9;
elsif (state = pwr_dw_t2) then
tft_de <= clk_de;
tft_clk <= clk9;
else
tft_de <= '0';
tft_clk <= '0';
end if;
end process de;
-----------------------------------------------------------------------------
en:process (rst,state,clk_50)
begin
if (rst='1') then
led_en <= '0';
elsif (state = transmit) then
led_en <= not clk_50;
else
led_en <= '0';
end if;
end process en;
end tft2;
--------------------------------------------------------------------------------
--------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity lcd is
port(lcden,clk : in std_logic;
din : in std_logic_vector (13 downto 0);
rs: out std_logic;
rw : out std_logic;
d: out std_logic_vector (7 downto 0);
e: out std_logic);
end lcd;
architecture lcd2 of lcd is
signal clock,k : std_logic:='0';
signal p,q,r,s : std_logic_vector (3 downto 0);
procedure ASCII (in1: in std_logic_vector(3 downto 0); out1: out std_logic_vector(7 downto 0)) is
begin
if (in1 = "0000") then out1 := "00110000";
elsif (in1 = "0001") then out1 := "00110001";
elsif (in1 = "0010") then out1 := "00110010";
elsif (in1 = "0011") then out1 := "00110011";
elsif (in1 = "0100") then out1 := "00110100";
elsif (in1 = "0101") then out1 := "00110101";
elsif (in1 = "0110") then out1 := "00110110";
elsif (in1 = "0111") then out1 := "00110111";
elsif (in1 = "1000") then out1 := "00111000";
elsif (in1 = "1001") then out1 := "00111001";
elsif (in1 = "1010") then out1 := "01000001";
elsif (in1 = "1011") then out1 := "01000010";
elsif (in1 = "1100") then out1 := "01000011";
elsif (in1 = "1101") then out1 := "01000100";
elsif (in1 = "1110") then out1 := "01000101";
elsif (in1 = "1111") then out1 := "01000110";
end if;
end procedure;
begin
p <="00" & din (13 downto 12);
q <= din (11 downto 8);
r <= din (7 downto 4);
s <= din (3 downto 0);
process(lcden,clk)
variable x : integer range 0 to 40000000;
begin
if (lcden='1') then
e<='0';
elsif (clk'event and clk='1') then
x:=x+1;
rw<='0';
if x=40000000 then
clock<= not clock;
x:=0;
end if;
e<=clock;
end if;
end process;
process(lcden,clock)
variable n : integer range 0 to 10;
variable z : std_logic_vector (7 downto 0):="00000000";
begin
if (lcden='1') then
n:=0;
d<="00000000";
elsif (clock'event and clock ='1') then
n:=n+1;
if n=1 then
rs<='0';
d<="00011000";
elsif n=2 then
rs<='0';
d<="00000110";
elsif n=3 then
rs<='0';
d<="00001110";
elsif n=4 then
rs<='0';
d<="11000000";
elsif n=5 then
rs<='0';
d<="00000001";
elsif n=6 then
rs<='1';
ASCII(p,z);
d <= z;
elsif n=7 then
rs<='1';
ASCII(q,z);
d <= z;
elsif n=8 then
rs<='1';
ASCII(r,z);
d <= z;
elsif n=9 then
rs<='1';
ASCII(s,z);
d <= z;
elsif n>9 then
rs<='0';
d<="00011100";
end if;
end if;
end process;
end lcd2;
---------------------------------------------------------------------------
---------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity stepper is
port (sen: in std_logic;
clk: in std_logic;
step: out std_logic_vector(3 downto 0));
end stepper;
architecture stepper2 of stepper is
signal cnt : integer := 0;
signal clkd: std_logic:='0';
begin
divider:process (sen,clk)
begin
if (sen='1') then
cnt <= 0;
clkd <= '0';
elsif (clk'event and clk='1') then
if (cnt = 24999999) then
cnt <= 0;
clkd <= not clkd;
else
cnt <= cnt + 1;
end if;
end if;
end process divider;
steps:process (sen,clkd)
variable s: std_logic_vector(3 downto 0):="1100";
begin
if (sen='1') then
step <= "0000";
s := "1100";
elsif (clkd'event and clkd='1') then
s := s (2 downto 0) & s(3);
step <= s;
end if;
end process steps;
end stepper2;
----------------------------------------------------------------------------
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