noura7
Member level 2
please how can i write these instructions with verilog's syntax? D1, D2 and D3 are signals.
sum3 <= D1 + D3*(-3.6139e-004);
sum6 <= D1*(1.9821) + D2*(1.5040) + D3*(0.4131);
sum3 <= D1 + D3*(-3.6139e-004);
sum6 <= D1*(1.9821) + D2*(1.5040) + D3*(0.4131);