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| ISERDESE2 #(
.DATA_RATE ("DDR"), // DDR, SDR
.DATA_WIDTH (8), // Parallel data width (2-8,10,14)
.INTERFACE_TYPE("NETWORKING"), // MEMORY, MEMORY_DDR3, MEMORY_QDR, NETWORKING, OVERSAMPLE
.IOBDELAY ("IFD"), // NONE, BOTH, IBUF, IFD
.NUM_CE (1), // Number of clock enables (1,2)
.SERDES_MODE ("MASTER") // MASTER, SLAVE
)
ISERDESE2_inst (
.O (),
.Q1 (s_data_out[3]),
.Q2 (s_data_out[2]),
.Q3 (s_data_out[1]),
.Q4 (s_data_out[0]),
.Q5 (s_data_out[7]),
.Q6 (s_data_out[6]),
.Q7 (s_data_out[5]),
.Q8 (s_data_out[4]),
.SHIFTOUT1 (),
.SHIFTOUT2 (),
.BITSLIP (1'b0),
.CE1 (1'b1),
.CE2 (1'b1),
.CLKDIVP (1'b0),
.CLK (rx_refclk),
.CLKB (~rx_refclk),
.CLKDIV (rx_refclk_div),
.OCLK (1'b0),
.DYNCLKDIVSEL (1'b0),
.DYNCLKSEL (1'b0),
.D (1'b0),
.DDLY (DATAOUT),
.OFB (1'b0),
.OCLKB (1'b0),
.RST (i_sys_rst),
.SHIFTIN1 (),
.SHIFTIN2 ()
); |