How do I fix a too many BRAM COMP error in Spartan 6

Code VHDL - [expand]
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
 
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
 
entity VGAmain is
         port(
               F_CLK_4MHz              : in std_logic ;
             F_RESET                    : in std_logic;
             rgb                        : in std_logic_vector(7 downto 0);
             F_VER_SYNC           : out std_logic;
                F_HOR_SYNC           : out std_logic;
                pixelout             : out std_logic_vector(7 downto 0)
                );
end VGAmain;
 
architecture Behavioral of VGAmain is
 
signal hr_cnt           : std_logic_vector(9 downto 0); --for 1270 pixel cnt
signal vr_cnt           : std_logic_vector(9 downto 0); -- for 528 pixel cnt
--signal rgb_1,rgb_2    : std_logic_vector(7 downto 0);
signal hsync_s,clk_s : std_logic ;
signal clk_div      : std_logic_vector(20 downto 0);
--signal vsync_s : std_logic ;
signal temp_blank   : std_logic ;
begin
process(F_CLK_4MHz,F_RESET)
begin
 if(F_RESET = '1') then
    hr_cnt <= (others => '0');
 elsif(F_CLK_4MHz'event and F_CLK_4MHz = '1')then
    if(hr_cnt < 127)then
      hr_cnt <= hr_cnt + '1';
    else
      hr_cnt <= (others => '0');
    end if;
  end if ;
end process ;
 
process(hsync_s,F_RESET)
begin
 if(F_RESET = '1') then
    vr_cnt <= (others => '0');
 elsif(hsync_s'event and hsync_s = '1')then
    if(vr_cnt < 527)then
      vr_cnt <= vr_cnt + '1';
    else
      vr_cnt <= (others => '0');
    end if ;
end if ;
end process ;
 
F_HOR_SYNC <= hsync_s ;
 
process(F_CLK_4MHz,F_RESET)
begin
 if(F_RESET = '1') then
   hsync_s <= '1';
 elsif(F_CLK_4MHz'event and F_CLK_4MHz = '1')then
    if(hr_cnt >= 103 and hr_cnt < 118  )then
         hsync_s <= '0';
    else
        hsync_s <= '1';     
    end if ;
 end if ;
end process ;
 
process(hsync_s,F_RESET)
begin
 if(F_RESET = '1') then
   F_VER_SYNC <= '1';
 elsif(hsync_s'event and hsync_s = '1')then
    if(vr_cnt >= 490 and vr_cnt < 492)then
         F_VER_SYNC <= '0';
    else
         F_VER_SYNC <= '1';     
    end if ;
 end if ;
end process ;
 
 
--rgb_2 <= "11111111" when (vr_cnt < 66) else
--      "11111111" when (vr_cnt<=132) else
--      "00000000" when (vr_cnt<=198) else
--      "00000000" when (vr_cnt<=264) else
--      "11111111" when (vr_cnt<=330) else
--      "11111111" when (vr_cnt<=396) else
--      "00000000" when (vr_cnt<=462) else
--      "00000000";
--rgb_1 <= "11111111" when (hr_cnt < 15) else
--      "11111111" when (hr_cnt <= 30) else
--      "00000000" when (hr_cnt <= 45) else
--      "00000000" when (hr_cnt <= 60) else
--      "11111111" when (hr_cnt <= 75) else
--       "11111111" when (hr_cnt <= 90) else
--      "00000000" when (hr_cnt <= 105) else 
--      "00000000" ;
 
process(F_CLK_4MHz,F_RESET)
begin
    if (F_RESET = '1') then
        clk_div <= (others => '0');
    elsif (F_CLK_4MHz'event and F_CLK_4MHz = '1') then
        clk_div <= clk_div + 1;
    end if;
end process;
 
clk_s <= clk_div(14);
 
process(F_CLK_4MHz,rgb)
begin
    if (F_CLK_4MHz'event and F_CLK_4MHz = '1') then
        pixelout <= rgb;
    end if;
end process;
 
--rgb <= rgb_1 xor rgb_2;--cnt;
----rgb <= rgb_1; 
----rgb <= rgb_2; 
 
end Behavioral;